Transistores de Efecto de Campo

Transistores de Efecto de Campo
Rev. 1.2
Curso Electrónica 1
Fernando Silveira
Instituto de Ingeniería Eléctrica
F. Silveira Univ. de la República, Montevideo, Uruguay
Curso Electrónica 1
1
Field Effect Transistors (FETs)
◆
MOSFET: Metal-Oxide-Semiconductor FET
– Enriquecimiento
– Empobrecimiento
◆
JFET: Junction FET
◆
MOSFET:
– Idea, principio: 1928
– Implementación práctica: 1959
– Circuitos Integrados MOS (CMOS) actualmente más del 90% del total
de circuitos integrados.
– Permitieron circuitos con “Very Large Scale of Integration” (VLSI)
– Scaling
– Más de mil millones de transistores en un chip
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2
nMOS de Enriquecimiento (1)
Source
(Fuente)
Gate
(Puerta)
W
Drain
(Drenador)
Conductor (Metal)
Aislante (tradicionalmente:
Oxido de Silicio (SiO2 )
Semiconductor
n+
L
n+
p
Bulk,substrate
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W: Ancho del
transistor (Width)
L: Largo del transistor
o Largo del canal
(Length)
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3
Tecnología MOS actual
Source
(Fuente)
Gate
(Puerta)
◆
Drain
(Drenador)
◆
W
n+
L
n+
L a partir de 45nm (22nm), W a partir
de valores levemente mayores.
tox: Espesor del óxido algunos nm
– 1nm = 10 Å = unas pocas capas atómicas
=> Límite por corriente de túnel en el óxido.
◆
p
◆
Bulk,substrate
◆
Más de mil millones de transistores
en un chip
Número de transistores por chip se
duplica cada aprox. 2 años (Ley de
Moore)
Capacidades , f , Tensión de
alimentación (ultimas tecnos: 0.9V
a 1V)
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4
Transistor MOS: la realidad
Conexiones
Gate
Sustrato
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Fuente: IBM
Oxido
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Transistor MOS:
Dispositivo Simétrico, 4 terminales
Gate
(Puerta)
Source
(Fuente)
Drain
(Drenador)
W
n+
L
n+
p
Bulk,substrate
G
S
D
n+
n+
Source: Terminal del que parten lo
portadores.
Drain: Terminal al que llegan lo portadores
nMOS => portadores: e- => portadores de S
a D y corriente de D a S
p
B
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Transistor nMOS: Zona de Corte
G
S
VD>0
D
n+
n+
p
B
S
D
VD
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Transistor cortado
ID = 0
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Estructura MOS de Dos Terminales:
Tensión de Banda Plana (“Flat Band”)
Polisilicio
(conductor
, metal)
Aislante
(óxido)
G
G
------------+
+
+ +
+ + + + + +
Semiconductor
(silicio tipo p)
B
Metal
G
B
VGB = VFB (tensión de Flat
Band)
VG
B
=> No hay cargas netas
acumuladas en sustrato y gate.
B
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Estructura MOS de Dos Terminales:
Acumulación, Deplexión, Inversión
G
G
G
VGB<VFB
+ + + + + ++ ++ +
Acumulación
B
VGB=VFB
Deplexión
B
VGB = VGB2
>VGB1>VFB
VGB1>VFB
B
G
Canal de
Inversión,
-------------
Inversión
electrones
libres,
Carga Qi
B
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Estructura MOS de Dos Terminales:
Carga de Inversión Qi
Aproximación usual
(inversión fuerte):
Q’i =C’ox.(VGB-VT0)
Q’i = Qi/(W.L) carga de
inversión por unidad de
área
C’ox =εox/tox capacidad de
gate por unidad de área
VT0: Tensión umbral
Fuente: Tsividis
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Estructura MOS de Tres Terminales:
Efecto de sustrato (efecto “body”).
Qi
Q’i ≅ C’ox.(VGB - VT0-(1+δ).VCB),
• Si se aumenta VCB
manteniendo VGC
constante => Qi
disminuye.
• Para tener el mismo
Qi, VGB y VGC
tienen que aumentar
en mayor proporción
que VCB
δ= 0.2 … 0.6
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Operación Transistor MOS (1) (Zona de Corte)
VG1>0,
“pequeño”
G
S
D
n+
n+
QB: Carga de
Deplexión
p
B
VG= VG1>0, “pequeño”, VS= VD = 0
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Operación Transistor MOS (2)
VG2> VG1>0
G
S
D
n+
n+
QB aumenta
Qi: Carga
de
Inversión
p
B
VG= VG2> VG1>0, VS= VD = 0
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Operación Transistor MOS (3)
VG2> VG1>0
VS= VD > 0
G
S
VS= VD > 0
D
n+
n+
QB aumenta
Qi:
Disminuye
p
B
VG= VG2> VG1>0, VS= VD > 0
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Operación Transistor MOS (4)
(Zona Lineal o “triodo”)
VG2> VG1>0
VS= 0
G
S
D
n+
n+
Qi: Varía a
lo largo del
canal
VD > 0,”pequeño”
p
B
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VG= VG2> VG1>0, VS= 0,VD > 0
“pequeño”
IDS distinto de 0, aprox. lineal con
VDS, comportamiento de resistencia,
pequeña, controlada por VG
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Operación Transistor MOS (5) (Saturación)
VG2> VG1>0
VS= 0
G
S
VD > 0,”grande”
n+
n+
Qi:
practicamente
se anula aquí
D
p
B
VG= VG2> VG1>0, VS= 0,VD > 0
“grande”
IDS distinto de 0, no depende en
primera aproximación de VD,
comportamiento de fuente de corriente
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CursoV
Electrónica
1
16
G
Operación Transistor MOS (6) (Saturación 2)
VG2> VG1>0
VS= 0
G
S
ID aprox.
constante,
determinada
por esta
zona,
D
n+
n+
Qi:
practicamente
se anula aquí
p
ID≈VP/R(Qi
)
Vch =VS =0
VD > 0,”grande”
B
Vch =VD
Vch =VP/Qi ≈0
VP: tensión de “pinch-off” = VDSAT: tensión de saturación
Q’i ≅ C’ox.(VG - VT0-(1+δ).Vch) => VP=(VG-VT0)/(1+δ)=VDSAT
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Operación Transistor MOS (7) (Saturación 3)
Zona
Lineal
Saturación
VP4
VG4
VP3
VG3
VP2
VG2
VG1
VP1
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